中研院關鍵議題研究中心轄下的「量子電腦專題中心」，於去年推出臺灣第一台五位元超導量子電腦。本篇報告將說明該中心的技術現況與後續發展藍圖。

本中心以建構具高相干性、高保真度與良好可擴展性的超導量子電腦為長期目標。五位元系統的開發，不僅為晶片設計、製作與量測技術的整合提供實作測試平台，也為邁向更大規模量子處理器奠定基礎。從單位元、耦合雙位元，進展至耦合五位元晶片的設計與驗證，並規劃進一步發展多位元晶片之設計、製造、系統整合與控制軟體。如下圖所示，整體研發架構依據模組化邏輯劃分為「晶片設計」、「製程研發」與「量測控制系統」，其中量測控制系統又可細分為「系統硬體架構」與「控制軟體開發」。最終將提供完整的使用者介面，支援多種量子演算法開發與應用。

為強化在地量子硬體研發能量，亦於中研院南部院區「關鍵大樓」建置兩大關鍵平台：「量子晶片製程研發平台（Quantum Chip Fabrication Space, QC-Fab）」與「量子計算測試平台（Quantum Computing Test Space, QC-Test）」。QC-Fab提供量子晶片委託製作服務，QC-Test則支援從硬體驅動到上層控制的整合測試環境。藉由開放式平台架構，希望與合作夥伴共同推進量子電腦硬體與軟體棧（Software Stack）的開發與驗證。平台介紹影片請參考：

圖3、中研院量子晶片研發架構

晶片設計介紹

設計階段首先聚焦於單位元與耦合雙位元的開發，探討不同量子位元架構與耦合策略如：可調頻率vs.固定頻率、接地型vs.懸浮型、Transmon vs. Fluxonium等之應用效能，透過量測確認最佳參數組合。進一步，中研院建構五位元量子晶片，同時針對磁通與射頻訊號的跨串擾（Crosstalk）進行分析與最佳化，以搭配邏輯閘運作。

透過比較獨立位元與五位元晶片中qubit的T1時間（可以想成是激發態的鬆弛時間），深入研究設計對相干性的影響。此外，五位元架構亦有助於測試耦合器、共振腔、Purcell filter、讀取線、微波與磁控線等元件的設計。另外，為將來系統鋪路，目前已展開多位元晶片設計作業，重點包括覆晶上下層元件的布局設計與訊號路徑安排，以及矽穿孔（TSV）之配置策略與可靠度分析。

製程研發介紹

在製程研發方面，首先針對單位元晶片進行T1鬆弛時間分析，找出並優化影響其穩定性的關鍵製程步驟，也同步建立金屬表面污染與絕緣層去除的清潔技術。

在約瑟夫森接面（Josephson Junction）方面，透過大量製作與分析，了解影響接面電阻值的關鍵因素，並開發雷射及電流微調接面電阻的技術。為因應多位元晶片需求，中研院已完成空橋（Airbridge）結構製程的優化，提高跨層連通性與結構可靠性，並建置支援覆晶封裝的量子製程技術，持續推進穩定的TSV（Through-Silicon-Via）製程技術，以支援大規模系統的垂直互連需求。

系統硬體架構介紹

在硬體整合方面，設計了具電磁波與熱屏蔽功能的晶片盒，支援量子晶片的安裝與操作，並搭配低溫與室溫同軸線的配置方案。晶片盒設計亦考慮到電路板訊號的延遲與失真問題，確保操作穩定性。訊號讀出鏈路包含參數放大器（Parametric Amplifier）與低雜訊放大器（LNA），並與共振腔頻率精準對應，以達成最佳讀取性能。此外，也規劃導入CryoCMOS（Cryogenic CMOS）控制與讀取晶片技術，近一步提升量測效率與控制精度。

控制系統與軟體開發現況

量子態的讀取與邏輯閘控制訊號的設計，是表現出量子晶片性能的核心技術。首先聚焦於量子位元態之辨識與讀取機制優化，提升讀取的正確率。隨後發展與優化各種單位元與雙位元邏輯閘之驅動訊號（包括微波與磁場控制），以追求更快的閘操作速度與更高的保真度，亦開發多種邏輯閘保真度量測工具（Benchmarking），作為提升後續演算法與晶片性能的重要指標。

針對多位元系統，中研院正開發支援多位元糾纏（GHZ態）操作的邏輯閘程式與repetition code編碼與解碼機制，並發展自動化程式進行邏輯閘運作與校正，以符合實際運作的需求。同時結合GPU計算資源，進行交叉熵基準測試（XEB）與數位雙生（Digital Twin）模擬，並規劃建構古典-量子混合運算平台，支援VQE、QAOA、QML及量子糾錯（QEC）等演算法應用。

結語

量子電腦專題中心不僅專注於短期的晶片製作與測試，更致力於中長期的大規模量子系統開發與應用導向之推進。藉由QC-Fab與QC-Test兩大平台，我們將持續與國內外學研機構與產業界密切合作，逐步建構具國際競爭力的量子硬體研發與產業化基礎，為臺灣在量子科技領域奠定關鍵優勢。